V-by-One ^{® Hs IP是实现V-by-One HS高速视频接口技术的IP。V-by-One ® hs是由 thine开发的下一代高速接口技术标准Electronics 用于图像和视频设备，需要更高的帧速率和更高的分辨率。在Altera FPGA中实现V-BY-ONE HS IP，与传统的LVDS接口相比，这减少了信号的数量，这大大降低了产品成本。}

特征

• 实现4-Gbps每车道的最大传输速率（然而，取决于使用的FPGA）
• 支持自定义视频格式以及VESA，SMPTE和其他标准化格式
• 支持灵活的乐动体育投注app下载多通道设计根据用户的总传输速率要求
• 自检功能（现场备用）以测试发射器和接收器IPS之间的连接性和接收器IPS

  	发送器IP	接收器IP
  LANE	1〜32
  像素数据	24,32,40位
  自检功能	FieldBET Pattern Generator	FieldBET Pattern Checker

  Supported Devices

  • Cyclone^® V GX/GT
  • Cyclone 10 GX
  • Arria^® V GX
  • Arria 10 GX
  • Stratix^® V GX
  • Stratix 10 (H/L-Tile)

  * Please contact Macnica sales department about other devices.

  Deliverables

  • Encrypted RTL (Verilog HDL)
  • Reference design
  • Simulation environment (For ModelSim)
  • User's manual
  • Reference design user's guide

  Device Resource Utilization

  IP	Lane	Cyclone IV GX			Arria II GX			Stratix IV GX
  		LE	Register	Block Memory	ALUT	Register	Block Memory	ALUT	Register	Block Memory
  TX	2	3946	2782	0	1933	2782	0	1933	2782	0
  RX	2	6477	4949	0	2574	4949	0	2574	4949	0
  IP	Lane	Cyclone V GX			Arria V GX			Stratix V GX			Arria 10 GX
  		LE	Register	Block Memory	ALUT	Register	Block Memory	ALUT	Register	Block Memory	ALUT	Register	Block Memory
  TX	2	1598	2977	0	1603	2964	0	1635	2959	0	1674	2976	0
  RX	2	2273	5416	0	2274	5377	0	2259	5351	0	2528	5218	0

  * The values in the above table are based on an implementation example. There may be some variation depending on the user’s system configuration.Configuration Diagram

  Configuration Diagram

  

  Evaluation Board

  

  V-by-One HS

  
  Short Description

  High-speed serial interface compliant with V-by-One® HS standard.
  Downloads

  V_by_One_HS_TxRx_IP_EN.pdf
  2017年5月08日星期一02:25:20 +0000 贾米 68在https://www.m-ressions.com